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5G技术对高速PCB的考量和挑战
13502840773 | 2020-10-30 14:27:15    阅读:3495   发布文章

5G时代已经到来,越来越多的移动无线通信系统正在进行升级和转换,以采用5G技术来更好地连接到物联网(IoT)。5G令人惊讶的速度将为所有使用设计和制造系统组件和应用程序的行业打开新的市场机会。

这对高速PCB行业意味着什么呢?

首先,在设计和构建PCB叠层时,必须优先考虑材料方面的问题。5G PCB在承载和接收信号传输,提供电气连接以及提供针对特定功能的控制时,必须满足所有规范。此外,将需要解决PCB设计的挑战,例如以较高的速度保持信号完整性,热管理以及如何防止数据和板之间的电磁干扰(EMI)。

 

混合信号接收电路板设计

现在,大多数系统都在处理4G3G PCB。这意味着组件的****和接收频率范围600 MHz5.925 GHz,带宽通道为20MHz,或物联网系统的200kHz。在为5G网络系统设计PCB时,根据应用,这些组件将需要28GHz30GHz甚至77GHz的毫米波频率。对于带宽信道,5G系统将在6GHz频率以下处理100MHz,并在6GHz频率以上处理400MHz

这些更高的速度和更高的频率将要求PCB内使用合适的材料来同时捕获传输较低和较高的信号,而又不会出现信号损失和EMI还有一个问题是设备将变得更轻,更便携,更小。由于具有严格的重量,尺寸和空间限制,PCB材料必须灵活且轻巧,才能容纳电路板上的所有微电子器件。

对于PCB铜走线,必须遵循更细的走线和更严格的阻抗控制 。可将用于3G4G高速PCB的传统减法蚀刻工艺切换为修改的半加法工艺。这些改进的半加法工艺将提供更精确的迹线和更直的墙。

材料基材也正在重新设计。印刷电路板公司正在研究介电常数低至3的材料,因为低速PCB的标准材料通常为3.55.5。更紧密的玻璃纤维编织,较低的损耗因数损耗材料和低剖面的铜也将成为用于数字信号的高速PCB的选择,从而防止信号损耗并提高信号完整性。

 

EMI屏蔽问题

EMI,串扰和寄生电容是电路板的主要问题。为了应对由于板上的模拟和数字频率而产生的串扰和EMI,强烈建议分开走线。使用多层板将提供更的通用性,以决定如何放置高速走线,从而使模拟和数字返回信号的路径相互远离,同时使交流和直流电路保持分开。布置元件时增加屏蔽和滤波也应降低PCB上的自然EMI量。

为了确保铜表面上没有缺陷以及严重的短路或断路,会使用具有更高功能的先进的自动光学检查系统(AIO)和2D计量检查导体的走线并进行测量他们。这些技术将帮助PCB制造商寻找可能出现的信号劣化风险。

 

热管理挑战

较高的信号速度将导致通过PCB的电流产生更多的热量。用于介电材料和核心基板层的PCB材料将需要充分处理5G技术所需的高速。如果材料不足,则可能导致铜走线,剥落,收缩和翘曲,因为这些问题会导致PCB变质。

为了应对这些更高的温度,制造商将需要专注于解决导热系数和热系数问题的材料选择。必须使用具有更高导热性,出色的热传递和一致的介电常数的材料来制造出良好的PCB,以提供该应用所需的所有5G功能。


集成电路的小型化趋势迫使PCB紧跟其后,最终让一些普通产品也使用上了HDI设计。虽然大多数消费者可能没有意识到这一点,但他们可能拥有多种这类的产品,这些产品依赖于HDI设计和PCB上的布线。这些产品的成功布局和布线取决于设计正确的HDI PCB叠层。

尽管任何具有高层数的电路板都将很昂贵,但这些产品已经跟上将更高级的功能封装在更小的空间中的趋势。随着最近宣布的100万(25微米)迹线宽度,HDI设计变得越来越小,而决定布线密度的限制因素是层数,净数和元件数。如果要设计先进的产品,以提高组件和布线密度的极限,那么在开始布局之前,请注意HDI PCB的堆叠。

HDI PCB堆叠中的层数

最近,在论坛上出现了一些问题,这些问题都可以归结为:HDI PCB中使用了几层?一般824层之间的板中使用HDI PCB堆叠和布线。确切的层数取决于所需的走线密度,HDI网络的总数以及它们将在电路板上占用的大约空间。

可能还需要为不一定需要HDI布线并且需要与HDI电路块分离的其他组件腾出空间。在示例设计中,电路板数字部分分开的一个区域中使用了多种无线协议,该区域围绕大型FPGA构建。射频部分使用了相对较宽的走线和大量的接地隔离层,而数字部分则需要对1000多个网络和300多个组件进行多层布线。

HDI板中通常具有如此高的净计数,如何确定HDI PCB堆叠中所需的层数?假设使用的是经过时间考验的HDI制造工艺,则需要估算每层板尺寸可容纳多少条走线,然后为电源和接地层添加其他层。对于上面提到的1000个净板,我们以10层板作为HDI PCB叠层的初始估算。假设总共有10个层,则可以计算每层的厚度,并以此来确定控制阻抗所需的走线宽度。用于估计HDI PCB堆叠层数的过程可以按照以下过程进行:

1. 跟踪大小:首先,您需要将走线的大小调整为适当的宽度和层厚,以确保阻抗受控。在这里,需要根据先前的经验对层厚度进行初步估算。执行此操作的另一种方法是查看BGA间距以设置走线宽度的上限,并使用该值确定所需的走线阻抗所需的层厚度。

2. 每层净额估算:一旦确定了所需的走线宽度/层厚(以及差分对走线之间的间距),就可以大致确定HDI布局区域内信号层将占用多少空间。这需要指定电路板尺寸估算值;将每单位面积的BGA突破通道的大约数量乘以电路板面积,就可以得出每层网络的数量。然后可以将其用于估算HDI PCB堆叠中所需的总层数。

3. 层数计算:一旦你知道了每层需要的网络的数量,简单地用你的网数除以这个数字就得到了一个层数。注意,这只是给你一个信号层的估计,而不是层的总数。现在,只需将电源和地平面添加到您的HDI PCB堆叠中,就得到了一个初始层堆叠。

BGA扇形和层数

细间距BGA是一些设计师被迫在HDI制度下工作的原因之一。估计每层网络数有点困难,因为您需要提前在电路板上指定HDI区域,并且BGA突破和转义路由策略将限制每层网络数。不过,BGA突破模式是以一种“网格”模式创建的,每层具有固定数量的走线,具体取决于这些走线的展开位置。传统的狗骨扇形展开和帐篷式微孔在pad扇形策略的情况。通常,一次可以从高密度BGA中抽出两排焊盘,如果使用非常窄的走线,则可以抽三排。

表层上的狗骨扇形策略适用于中间距BGA。对于引脚数非常高的极细间距BGA,别无选择,只能使用盲孔作为狗骨扇形的一部分到达内部层,并且将不得不在HDI PCB叠层中使用更高的层数。这是由于对每层净数量的限制,即使在细间距设备上的总引脚数很低,这也适用。

对于差分对,还需要在BGA封装下方保持走线耦合。在使用差分对的PCIeDDR等协议中,很容易直接在顶部信号层上到达BGA中的外部两行。对于内部层,可以将微孔与狗骨扇形配合使用,或者将微孔放在焊盘中,以确保相邻的迹线保持耦合。穿过HDI PCB叠层中的平面层时,务必确保包括适当的防焊盘直径。另外,尝试在差分对的两条走线上镜像任何弯曲,以保持对称和耦合。如果使用的是粗间距封装和很细的走线,则可能能够在焊盘之间布线差分对,而不必将走线对放在一对走线之间。

与其他任何设计一样,在创建HDI PCB堆叠或开始布局之前,应与制造商联系以确保遵循其DFM指南。有许多PCB制造商高度专注于HDI PCB的制造和组装,他们可以容纳非常薄,非常密集的走线,从而可以容纳非常多的层。首先进行这项重要工作可以节省制造成本,并确保更好的产量。


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